资源列表
10_LCD_GRAPH
- This is controler graphic LCD in vhdl
New-Folder-(2)
- UART communication on SPARTAN 6 it contains tx and rx
keyboardcontroller.tar
- CPLD例程(语言)\《Verilog HDL数字控制系统设计实例》\keyboardcontroller.tar.gz。rar-CPLDprogram dialogue /Verilog language design examples
ASYNCFIFOXPXMOD
- 任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。-Arbitrary ratio of asynchronous clock fifo. Containing synplify ip library of dual-port ram. Used to deal with the issue of multi-clock domain.
bit8-FPGA
- 本文是介绍基于FPGA的八位频率计，，，讲了一些方法，提供了详细的程序语言，挺详细，挺不错的-This article is to introduce the eight frequency meter based on FPGA,,, say a number of ways, providing a detailed programming language, very detailed, very good
Half_duplex_software_UART
- Software UART implement library for WINAVR
TMP75读写
- TMP75的读写代码，包括时钟控制、读数据和配置。
fpu_arch
- Floating point architecture
VHDLSourceCodeForADConverterak4380
- 一个adc的vhdl源码之七 一个adc的vhdl源码之七(第一个压缩包含5个)
sixiangzaibosheji
- 本代码采用Altera公司的FPGA为主控芯片，以开发软件QuartusⅡ为工具。采用EDA设计中的自顶向下与层次式设计方法使用精简的DDS算法完成了输入为14MHz，输出四路频率为70MHz的四相序正弦载波（相位分别为0°、90°、180°、270°）的设计。利用Verilog HDL语言进行了程序设计并用QuartusⅡ对设计进行了仿真，验证了其正确性。-DDS algorithm with simplified input for the completion of 14MHz, 70M
scr
- 八路抢答器，包括按键检测，计时，LED显示，蜂鸣器驱动。-8—way responder
firfilt
- FIR滤波器verilog源代码，经过fpga验证可以被综合。-FIR filter verilog source code, fpga verification can be integrated.