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  1. alu

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  2. 16位RISC CPU的ALU,使用VHDL编写
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.45kb
    • 提供者:李斌
  1. I2C

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  2. I2C/IIC 总线接口驱动,在Altera和Xilinx的FPGA上跑过,Verilog编写,Craftor原创。V1.1。代码中还包含了24C02的读写测试程序,可直接用。-I2C/IIC Bus Driver, written in Verilog, v1.1. By Craftor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:2.45kb
    • 提供者:Craftor
  1. 76_PID

    0下载:
  2. 电机转速控制器采用PID技术,可以调节直流电动机转速-Motor speed controller uses PID technology, can adjust the speed of DC motor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.45kb
    • 提供者:houxinghai
  1. stack

    0下载:
  2. stack code for fpga..using verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.45kb
    • 提供者:mushi2020
  1. DE2_SD_Card_Audio

    0下载:
  2. DE2_SD_Card_Audio是基于DE II的音频从SD卡读入的VHDL语言程序-DE II on the basis of DE2_SD_Card_Audio audio from the SD card is read into the VHDL Language Program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:2.45kb
    • 提供者:东风
  1. LCD

    0下载:
  2. It is source code of Timer used LCD module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.45kb
    • 提供者:Spizero
  1. FPGA-verilog-digital-clock

    0下载:
  2. FPGAverilog数字时钟,基于quartal ii 下的数字时钟电路程序-FPGA verilog digital clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:2.45kb
    • 提供者:doudou
  1. MUL

    0下载:
  2. 4位乘法器用来监测心跳到,与计数器搭配使用-this is 4 multiply to get heart beats
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.45kb
    • 提供者:硕格格面包
  1. 76_PID

    0下载:
  2. 电机转速控制器的硬件描述 使用VHDL语言 注释详细 想要的赶紧下载吧-Motor speed controller using hardware descr iption language VHDL detailed notes quickly want to download it
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.45kb
    • 提供者:kongde
  1. m_encoder

    0下载:
  2. 将写入的数据用曼彻斯特码格式从meout口输出,所需内部存储单元可根据所使用不同的FPGA类型由相应的编译软件产生所需双端口RAM模块-The data will be written by Manchester code format from meout port output, the required internal storage unit can be used according to the different types of FPGA Compiler software f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:2.45kb
    • 提供者:周宽裕
  1. DU

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  2. Register Module with 8 bits at vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:2.45kb
    • 提供者:guilherme
  1. counter

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  2. 使用verilog实现低位的十进制计数,高位的十六进制计数,带有Modelsim仿真测试文件-verilog Modelsim
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:2.45kb
    • 提供者:杨毅
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