资源列表
78_alu_input
- vhdl源程序，在quartus环境下测试，仿真。已经过测试。-VHDL source, the Quartus environment testing, simulation. Has been tested.
shopdesigned
- 全部通过，是我的精心设计，完全满足初学者的要求。-all passed, I was carefully designed, fully meet the requirements of beginners.
DS18B20
- verilog 简单易懂DS18B20 入门级程序-DS18B20 digital temeperature
aFIFO
- 异步fifo代码。包含GrayCounter计数的算法代码-Asynchronous fifo code， contains GrayCounter counting code
Freq_50Mhz_to_1Hz
- Divide frequency from 50 Mhz to 1 Hz
New-Folder
- sequence generator using VHDL
DDS
- 基于FPGA的DDS信号发生器，实现简单的余弦信号输出- 基于FPGA的DDS信号发生器，实现简单的余弦信号输出
verilog-source-codes
- the attached programs are source codes of 4-bit ring counter, 16x1 mux, 8x3 priority encoder, 4x16 decoder, full subtractor using two half subtractors
PWM
- 使用VERILOG 语言产生PWM波。只需要使用处理器或内核直接配置相应的寄存器就可以输出PWM波。-VERILOG language use PWM wave generated. Only need to use the processor or core directly corresponding configuration register can output PWM wave.
AD-PLL
- 基于VHDL的全数字锁相环的设计与实现，quartusII的仿真程序。-DPLL based on VHDL Design and Implementation, quartusII the simulation program.
Digital-Clock
- 1．具有‘时’、‘分’、‘秒’、‘毫秒’的数码管十进制数字显示。 2. 具有手动校时、校分的功能。 3．具有定时与闹钟功能，能在设定的时间使LED灯亮光。 4．能进行整点报时。即从59分50秒起，每隔2秒钟绿色LED灯点亮一次，连续5次，最后一次红色LED灯点亮一次，表明到达整点。 5、具有秒表功能，能显示1 秒，手动停止。 6、具有倒计时功能，显示小时、分钟、秒。 -1. With ' when' , ' points' , ' secon
c8
- QPSK 调制 与 解调的源代码 可综合 出波形-QPSK modulation and demodulation of the source code