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  1. 69_decoder

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  2. 一个译码器实例,对于学习vhdl的初学者可以参考下,也可以作为模块使用-vhdl decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:2.17kb
    • 提供者:张小米
  1. 1602C

    0下载:
  2. 文件名:lcd1602lib.h 内 容:1602液晶的控制端口、数据端口和相关操作-The file name: lcd1602lib. H * inside let: 1602 LCD control port, data port and related operations
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:2.17kb
    • 提供者:妙亮
  1. 8bit_upDown_counter

    0下载:
  2. a simple 8 bit up/down counter, very handy and optimized
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.17kb
    • 提供者:toon
  1. HDL_Code

    0下载:
  2. These are the hdl codes designed and tested in modelsim.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:2.17kb
    • 提供者:Nitish
  1. left_right_leds

    0下载:
  2. 旋转编码器的vhdl驱动程序,巧妙的消除按键噪声。-The rotary encoder VHDL driver, clever elimination of key noise.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2.17kb
    • 提供者:
  1. clk_gen_translate

    0下载:
  2. 本程序实现不同频率时钟的产生及其相互转化-this program different clock frequencies to the formation and transformation
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.17kb
    • 提供者:李铭
  1. vhdl4

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  2. program for full adder.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.17kb
    • 提供者:Rony
  1. halfbandfiliter

    0下载:
  2. 数字信号处理半带滤波器,实现信号2倍上采样和低通滤波,16bit位宽数据-Digital signal processing the half-band filter, to achieve a signal 2 times up-sampling and low pass filtering, 16bit bit data wide
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:2.17kb
    • 提供者:Qiankun MO
  1. eth_frame_gen

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  2. 帧激励产生器,用于VMM仿真中生成所需要帧以供测试所用-the use for test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:2.16kb
    • 提供者:陈琳
  1. uart

    0下载:
  2. 串口,关于状态机变化,及设置波特率,在实际工程中有很好的借鉴价值-uart
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:2.16kb
    • 提供者:阿溜
  1. low_level_decrypt_8

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  2. This folder consists of five vhdl files. These are low level entities of top level entity named decrypt_8 project. -This folder consists of five vhdl files. These are low level entities of top level entity named decrypt_8 project.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.16kb
    • 提供者:Mar Mar
  1. rs232

    0下载:
  2. 串口232程序,实现并串转换及相应的操作-Serial 232 program, to achieve and string conversion and the corresponding operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.16kb
    • 提供者:mofanvshen
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