资源列表
vhdl1
- VHDL的几种状态机，双进程单进程以及其它类型。-Several VHDL state machine, dual-process single process, as well as other types.
vhdl_jifenping
- 内包含奇数分频代码,写的简单,很容易懂, 希望对大家有帮助-Containing odd-numbered sub-frequency code, written in simple and very easy to understand, I hope all of you help
ADC_AD7366_poll
- Module for AD7366 ADC po-Module for AD7366 ADC poll
CLK_GEN
- Xilinx FPGA时钟倍频电路，使用内部全局时钟、DCM，可参数化。-Clock Generater for Xilinx FPGA
temperature
- 基于fpga的温度检测系统，使用ds18b20-Fpga-based temperature measurement system, the use of ds18b20
key_debounce
- 按键消抖操作，采用计数延时20ms的方式实现按键消抖，防止出现误按，VHDL和verilog-Button shaking operation, the use of counting delay 20ms way to achieve the key to shake, to prevent the error, VHDL and verilog
trafficlight
- 基于VHDL的交通灯控制设计,功能： 1 主干道绿灯亮时，支干道红灯亮；支干道绿灯亮时，主干道红灯亮。二者交替允许通行，主干道每次放行35s，支干道每次放行25s。每次由绿灯变为红灯的过程中，通过点亮黄灯作为过渡，黄灯的时间为5s。 2 能实现正常的倒计时显示功能，即通过7段数码管对交通灯剩余时间进行倒计时显示。 3 能实现总体清零功能，计数器由初始状态开始计数，对应状态的显示灯点亮。 4 能实现特殊状态的功能显示，进入特殊状态时，主干道和支干道即东西、南北路口均显示红灯状态。
FPGADDSVHDL
- 基于FPGA的DDS源码，可用，简单易懂-FPGA-based DDS source code, available, easy to understand
async_FlipFlop
- asynchronous D-FlipFlop & JK-FlipFlop.. with test bench.
multiplier
- 参数可配置的sequential 乘法器和booth 乘法器-verilog source code with configurable parameters for sequential multiplier and booth multiplier
de_dect
- LIFT CONTR0LLER...DESIGNED WITH FINITE STATE MACHINE WITH MOORE MACHINE
Desktop
- 此程序为矩阵键盘驱动Verilog程序，带键盘模型和仿真平台。-This is a matrix keyboard driver, Verilog, with simulation models and simulation platform