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  1. pingpongjiegou

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  2. VHDL编译,本程序是从USB GPIF口SRAM传输数据,且形成乒乓结构传输-VHDL compiler, the procedure is GPIF USB port SRAM transmission of data, Structure formation and transmission Table Tennis
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.89kb
    • 提供者:朱兴旺
  1. FPGA-DDS

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  2. 在FPGA内,以查表方式实现频率直接合成器(DDS)功能。verilog源代码-In the FPGA in order to achieve the look-up table means the direct synthesizer frequency (DDS) feature. verilog source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.89kb
    • 提供者:niuqs
  1. logicassign

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  2. 同一基类型的两分辨类型的赋值相容问题,各个源描述的编译顺序是:logic.vhd,assign.vhd-The same base type to distinguish the two types of assignment compatibility issues, the various sources described in the order of the compiler: logic.vhd, assign.vhd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.89kb
    • 提供者:李扬
  1. decimal_divider_nr_norm

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  2. - non-restoring like divider. As in Paper. -- For normalized numbers -- non-restoring like divider. As in Paper. -- For normalized numbers ---------------------------------------------------------------------------------
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.89kb
    • 提供者:Mahmoud
  1. ADDER(2)

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  2. simple 16-bet CLA adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.89kb
    • 提供者:calvin
  1. dd

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  2. 八位全加器的源代码,用verilog编写,没有附带测试程序-eight summury
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.89kb
    • 提供者:cc
  1. jiaotongdeng

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  2. 1). 用红、绿、黄三色发光二极管作信号灯。主干道为东西向,有红、绿、黄三个灯;支干道为南北向,也有红、绿、黄三个灯。红灯亮禁止通行;绿灯亮允许通行;黄灯亮则给行驶中的车辆有时间停靠到禁行线之外。 2).由于主干道车辆较多而支干道车辆较少,所以主干道绿灯时间较长。当主干道允许通行亮绿灯时,支干道亮红灯。而支干道允许通行亮绿灯时,主干道亮红灯,两者交替重复。主干道每次放行50秒,支干道每次放行30秒。 在每次由亮绿灯变成亮红灯的转换过程中间,需要亮5秒的黄灯作为过渡,以使行驶中的车辆有时间
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.89kb
    • 提供者:靓仔
  1. CPLd-vga

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  2. 基于cpld的lcd控制器实现中英文字符和图像的显示-Based on the lcd controllers cpld English characters and images in the display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.89kb
    • 提供者:cdh
  1. Cic_Interpolator

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  2. 实现了2级cic滤波器的功能,其中内插32倍,即实现了32倍的2级cic内插滤波器-Realize the level 2 cic filter function, including 32 times interpolation i.e. the 32 times the level 2 cic interpolation filter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.89kb
    • 提供者:李小白
  1. UART

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  2. 在DE2开发板上实现串口收发设计,系统时钟频率为50MHz,reset信号低电平有效,输入数据最高位为1时按位取反再输出-Achieve serial transceiver design DE2 board, the system clock frequency of 50MHz, reset active low signal, the input data is the most significant bit is 1. Bitwise re-export Google 翻译(企业版
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.89kb
    • 提供者:zhangmin
  1. multiclock

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  2. 以VHDL为基础的多功能数字钟的实现功能程序,包括时钟,闹钟,计数等功能。-In VHDL-based implementation of multi-function digital clock procedures, including clock, alarm clock, counting and other functions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:1.89kb
    • 提供者:Nevermore
  1. design

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  2. 浮点数是属于有理数中某特定子集的数的数字表示,在计算机中用以近似表示任意某个实数。-Floating point numbers are rational numbers belonging to a particular subset of the digital representation for an approximate representation of any real number in the computer.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.89kb
    • 提供者:李长兴
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