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  1. GPS_CA_CODE_GEN

    0下载:
  2. gps接收机码发生器原代码,已经在实际工程中得到应用。供大家参考。-gps receiver code generator source code, has been applied in practical engineering. For reference.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.92kb
    • 提供者:TIANKE
  1. Flashmemory

    0下载:
  2. Fusion的Flash memory测试,实现存储和调用。-Fusion of Flash memory testing, storage and call realize.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.92kb
    • 提供者:Nila
  1. taxi

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  2. 出租车计费器系统。起步价,3km后按1.2元/km计算,当计费器达到20元时,每千米加收50 的车费。车停止和暂停时不计费。-Taxi billing system. Pricing starts, 3km after 1.2/km calculated that when the meter reached 20 yuan per km additional 50 of the fare. Cars do not stop and suspend billing.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:1.92kb
    • 提供者:dong
  1. fenpin

    0下载:
  2. 时钟分频器,初学者可以下载学习,效果比较好-Clock divider, beginners can download the study results were quite good
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.92kb
    • 提供者:huangdunyin
  1. 12864FPGA-51

    0下载:
  2. FPGA 51内核 的12864液晶检测和学习程序-FPGA 51 12864
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.92kb
    • 提供者:970423706
  1. booth_mult

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  2. VHDL code for Booth multiplier for 32bit input
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.91kb
    • 提供者:yeah1982
  1. uart19200

    0下载:
  2. uart串并转换bps19200 pra-uwr write_trige rxclk recv_finish clk 50MHz ref 25Mhz when bps=19200
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.91kb
    • 提供者:王进才
  1. gcd.cpp.tar

    0下载:
  2. SystemC Sourcode to get the Greatest Common Divisor out of two numbers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.91kb
    • 提供者:werocrack
  1. statled_latest.tar

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  2. a simple module to get the most of your on board heartbeat LED change or add more sequences easily in parameters file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.91kb
    • 提供者:hj
  1. text

    0下载:
  2. 如何获取网卡MAC、硬盘序列号、CPU ID-How to obtain the network card MAC, hard drive serial number, CPU ID
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.91kb
    • 提供者:daisy
  1. top_PR

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  2. 用户将使用具有局部重配置能力的ISE 12.1,进行综合HDL模块并完成设计。之后,使用PlanAhead12.1来布局规划设计,并内部调用执行和分析工具,包括:调用FPGA Editor查看设计实现 调用Constraint Editor创建时序约束;用Timing Analyzer进行时序分析。最后,用户可以用XUPV5开发板来进行硬件验证,并用iMPACT软件来下载全局和局部比特流。-Top-level design dynamically reconfigurable, static l
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.91kb
    • 提供者:许飞
  1. booth

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  2. 8 bit signed boot multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.91kb
    • 提供者:amirhakh
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