资源列表
key
- 键盘扫描，实现4×4键盘扫描功能，实现在数码管上显示相应的数字
lcdcounter
- vhdl code for the counter program that can be used to count down and count up
wiredly
- DDR2生成文件是使用DDR2不可少的代码，是软件自动生成的~-DDR2 DDR2 generated file is essential to use the code, the software automatically generated ~
SPI
- FPGA SPI部分代码，FPGA芯片采用xilinx sptan3e 可以实现FPGA的SPI的通信,用来控制外部74hc595-FPGA SPI part of the code, the FPGA chip using xilinx sptan3e can realize SPI communication, FPGA is used to control the external 74hc595 are needed
paobiao.rar
- verilog实现的数字跑表 精确到10ms,verilog digital stopwatch to achieve accurate to 10ms
8f_adder
- 8位全加器 实现8位全加器，先半加器 后一位全加器，最后8位全加器-eight add eight add eight add eight add eight add
IPSO
- i have coding for verilogHDL and VHDL. so please i want know that coding-i have coding for verilogHDL and VHDL. so please i want know that coding..
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数
master_bla
- master bla altera quartus II version 15
mcp23s17
- c for microchip spi io expander mcp23s17
EppCtrlAsync
- xilinx FPGA EppCtrlAsync source.
uart
- Verilog,实现Uart的收、发功能-Verilog, achieve Uart the sending and receiving functions