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  1. READ

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  2. 用于FPGA实现单总线测温电阻DS18b20时序。在xilinx spartan 3中试过。-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.96kb
    • 提供者:chenxing
  1. DistRAM

    0下载:
  2. Distributed Single Port RAM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.96kb
    • 提供者:hadimk
  1. counter

    0下载:
  2. this source is a counter vhdl project :)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.96kb
    • 提供者:kossan anna
  1. transfer_1

    0下载:
  2. EDA实验--UART串口实验:UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位,次序遵循1位起始位、8位数据位(假定数据位为8位)、1位校验位(可选)、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的,发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位,确定rxd 输入由1 到0,逻辑0 要8 个CLK16 时钟周期,才是
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.96kb
    • 提供者:黄龙
  1. ledarray

    0下载:
  2. 用vhdl语言,在QuartusII下,点阵显示欢迎使用系统-Using vhdl in QuartusII, the dot matrix display welcome to use the system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.96kb
    • 提供者:刘海
  1. FND

    0下载:
  2. just FND Display VHDL Source Code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.95kb
    • 提供者:funkyy
  1. hdbne

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  2. 用于HDB3解码的程序,可以直接使用,非常好-For HDB3 decoding process, can be directly used, very good
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.95kb
    • 提供者:宋珂
  1. test_lms

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  2. designing of test lms equaliser using vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-06
    • 文件大小:1.95kb
    • 提供者:sriramgopal
  1. UARTC

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  2. UART Controller VHDL File
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.95kb
    • 提供者:Changhee, Lee
  1. fuzzy_inference

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  2. VHDL模糊PID控制器模糊推理,推理结果:直接用经验值输出。-Fuzzy PID controller VHDL fuzzy reasoning, reasoning results: the direct use of the experience of the value of output.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:1.95kb
    • 提供者:Huanggeng
  1. 113070047_Assign5.tar

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  2. VHDL code for implementing Serial Transmitter and Receiver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.95kb
    • 提供者:Parvathy
  1. fifo_test.v.tar

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  2. code for implementing high speed fifo for apturing data from fpga-code for for implementing high speed fifo for apturing data from fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:1.95kb
    • 提供者:Vikas
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