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  1. beipin_4

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  2. 自己编写的vhdl语言来实现的四倍频电路,自我感觉还可以,也通过了编译,如果有需要就下载去看看吧-prepared vhdl own language to achieve the four frequency circuit, a sense of self, can also, through a compiler, If there is a need to look at the downloaded Look here
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.84kb
    • 提供者:wenjun
  1. dianziqin

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  2. 基于FPGA实现八音电子琴的设计,并附带自动播放功能-The design of realization eight sound electronic organses, and supplementary auto broadcast function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:1.84kb
    • 提供者:renyucai
  1. led

    0下载:
  2. 在Xilinx开发板上实现两个led数码管从0到99按秒来计数的实验。-In the Xilinx development board implements two led digital tube from 0 to 99 seconds to count by experiment.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.84kb
    • 提供者:jingling
  1. 83_multiplexer

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  2. vhdl 语言 开发 程序比较详尽 微处理器 里面的部件-vhdl language development program inside the more detailed parts of the microprocessor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.84kb
    • 提供者:王俊
  1. 分频器

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  2. 包括奇数分频和偶数分频的verilog和仿真文件代码
  3. 所属分类:VHDL编程

  1. 70T633_VHDL

    0下载:
  2. idt 双口RAN 70t633 VHDL驱动-idt DUAL RAM 70t633 VHDL driver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.84kb
    • 提供者:gujian
  1. count

    0下载:
  2. 用VHDL编写的4、7、40、64、84计数器,可将程序中的具体数字设成任意值。-Using VHDL written 4,7,40,64,84 counter, you can program specific figures set to any value.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.84kb
    • 提供者:cloudy
  1. frame_ctrl

    0下载:
  2. 控制帧格式,实现组帧的的各个功能,程序比较长-Control frame format to achieve the various functions of the frame group, the program longer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.84kb
    • 提供者:朱龙
  1. vtc_demo

    0下载:
  2. Atlys hdmi test ucf file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:1.84kb
    • 提供者:Emre LEVENT
  1. LCD-Verilog

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  2. LCD显示控制Verilog代码。可实现lcd数字显示。代码来自ALTER红色飓风开发板。-LCD Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.84kb
    • 提供者:ouhongshi
  1. div_div

    0下载:
  2. 可对时钟进行分频,计数功能,任意分频器 vhdl-counter vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.84kb
    • 提供者:龙哥
  1. dual_ram

    0下载:
  2. 在ISE中测试双端口RAM的源码,结合DDS可以通过Isim仿真直接测试RAM IP核的使用是否正常。-Dual-port RAM test source code in ISE, the binding DDS RAM IP core can be directly tested whether the use of the normal simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.83kb
    • 提供者:唐宏伟
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