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  1. sobel_edge_detect

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  2. sobel边缘检测,用于图像处理。实现了该算法在FPGA上的实现代码。-Sobel edge detection for image processing.Implementation of the algorithm to achieve the FPGA code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:3.91kb
    • 提供者:icbm
  1. SP605_V4_beifen_V2_success

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  2. 基于FPGA内核microblaze的开发,使用的开发板是SP605,采用双备份冗余设计,实现了开发板上灯的控制。-Based on FPGA kernel MicroBlaze development, using the development board is SP605, the use of dual redundancy design, to achieve the development of the board on the light control.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-21
    • 文件大小:33.88mb
    • 提供者:icbm
  1. multier

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  2. 流水线高速并行乘法器,流水线设计,并行加法计算-High-speed parallel pipelined multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.13kb
    • 提供者:罗昕颉
  1. converter

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  2. 多位2-10进制转换与10-2进制转换,用十进制加法器实现-2-10 and 10-2 convert binary number base conversion, decimal adder realization
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:9.45kb
    • 提供者:罗昕颉
  1. com1600template_002f

    0下载:
  2. VHDL source code of 1600 M-VHDL source code of 1600 MII
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.06mb
    • 提供者:smita
  1. com5005_003

    0下载:
  2. VHDL source code for 5505
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:150.5kb
    • 提供者:smita
  1. ADDA

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  2. AD9708适合FPGA黑金开发板,能够高效的学习黑金开发板-AD9708 suitable FPGA development board black gold, black gold can be an effective learning development board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:5.92mb
    • 提供者:黄成
  1. DCT8_slow

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  2. 8x8 DCT architecture for image compression
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.57mb
    • 提供者:mproject
  1. MatrixAdd

    0下载:
  2. Matrix addition for matrix operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:40.32kb
    • 提供者:mproject
  1. RAM1

    0下载:
  2. Ram source code 32-bit.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:474.93kb
    • 提供者:mproject
  1. Array_slice_1Dx1D_of-bit-vector

    0下载:
  2. Array slice 1dx1D for individual access of element
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:91.15kb
    • 提供者:mproject
  1. random_num

    0下载:
  2. Random number generation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:832.19kb
    • 提供者:mproject
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