资源列表
SignalTap-II-instruction
- 对于学习FPGA的同学来说仿真是必不可少的流程 但是仿真的方法signal tap是必须掌握的-For students learning FPGA simulation is an essential process but the simulation method tap signal is a must
stopWatch
- 基于VHDL语言数字秒表的实现！使用模块化的设计，包含详细设计说明文档。可在DE2-115开发板上进行验证！-digital stop watch based on VHDL language
simProcessorEx
- 一个简单微处理器内核的VHDL程序，包含源代码（位于Source目录内）及ModelSim仿真代码（位于testBench目录内）。使用该内核进行一个功能验证程序（位于simProc_test目录内）-a simple processor core program and test code based on VHDL language
FPGA_number_display
- FPGA控制4个7段数码管动态显示，可以为FPGA其他实验做校验中间结果使用-FPGA control 4 LED segment displays to dynamic display, can be used for FPGA other experiments to do check the results of the middle
1440 900的256色显示
- 在FPGA上实现分辨率为1440*900的vga的256色显示
verilog-juanjima
- 卷积码是一种重要的前向纠错信道编码方式，其纠错性能常常优于分组码，且(2,1,7)卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块，译码器采用全并行结构，译码速度快-Convolutional code is an important forward error correction channel coding method, and
8b10b_encdec_latest.tar
- this a vhdl code to simulate 8b/10b encoder and decoder with a test bench-this is a vhdl code to simulate 8b/10b encoder and decoder with a test bench
digital-clock
- 数字时钟程序，实现年月日时分秒的计时，用于Altera 内置处理器-digital clock
encoder-and-decoder
- 编码器和译码器，包含一个8线-3线优先编码器和一个3线-8线译码器。-encoder and decoder
asynchronous-counter
- 4个触发器构成的异步计数器,采用VHDL语言描述-asynchronous counter
finite-state-machine
- 有限状态机，程序基本框架，需用户自行添加状态转换条件等-finite state machine
multiselectors-and-comparators
- 本压缩包包括四选一多路选择器、1位二进制比较器、2选1多路选择器、4位等值比较器、D触发器和奇偶校验电路-1 in 4 multiselector，D trigger,1 in 2 selector, 4 bit comparator, parity checking, 1bit comparator.