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  1. yimaqi38

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  2. 基于CPLD的38译码器程序设计,使用VHDL语言编程,38译码器显示在数码管上。-CPLD programming decoder 38 based on the use of VHDL language programming, the decoder 38 is displayed on the digital tube.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:127.93kb
    • 提供者:孙大幕
  1. SegSimplified

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  2. 本工程使用verilog HDL和vivado2014集成开发环境实现利用xilinx Basys3开发板上4位数码管显示从0到9999的计数器功能。-This project uses verilog HDL to realise counting 0 to 9999 on the 7-seg LED loaded on Xilinx Basys3 board.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.15mb
    • 提供者:姚罡
  1. vivado_LED_Flow

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  2. 本例程使用vivado2014.4工具,利用xilinx Basys3 实验板实现板载流水灯的两种模式控制。-This project uses verilog HDL to realize the the control of 16 leds loaded on Xilinx Basys3 board.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:628.16kb
    • 提供者:姚罡
  1. sp6ex6

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  2. 按键消抖与LED开关实例,5个导航按键的按下与 否,对应控制LED D2/D3/D4/D5/D6的亮灭切换-Key debounce switch with LED example, 5 navigation keys and press No, the corresponding LED control D2/D3/D4/D5/D6 light off switch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:221.92kb
    • 提供者:chi
  1. sp6ex5

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  2. 3-8译码器实验,用三个拨码开关控制8个LED中某一个点亮-3-8 decoder experiment, with three dial switch control 8 LED in a certain light
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:148.56kb
    • 提供者:chi
  1. sp6ex4

    0下载:
  2. 流水灯实例,8个LED循环点亮,实现流水灯效果-Example of water lights, 8 LED cycle lit, to achieve the effect of water lights
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:181.64kb
    • 提供者:chi
  1. sp6ex3

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  2. 蜂鸣器开关实例,拨码开关SW3的ON和OFF状态对应控制蜂鸣器响或不响-Buzzer switch instance, the dial switch ON SW3 and OFF state corresponding control buzzer sound or not
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:122.38kb
    • 提供者:chi
  1. sp6ex2

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  2. PWM蜂鸣器驱动实例,产生频率为25Hz,占空比为50 的蜂鸣器发声信号;同时详细介绍USB下载线的连接与驱动安装,进行板级的代码在线调试和固化-PWM buzzer driver instance, the frequency of 25Hz, duty cycle of 50 of the buzzer sound signal at the same time the USB download line connection and driver installation, the b
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:315.24kb
    • 提供者:chi
  1. sp6ex1

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  2. 时钟二分频实例,详细介绍ISE中如何新建工程、创建并编辑源代码文件、进行语法检查、调用ModelSim进行功能仿真。-Clock two examples, detailed introduction of how to create a new project in ISE, create and edit the source code files, syntax checking, call ModelSim function simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1003.91kb
    • 提供者:chi
  1. USB

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  2. 实现FPGA与PC通信的USB2.0接口,采用verilog语言实现-Implementation of FPGA and PC communication USB2.0 interface, using Verilog language to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:144.35kb
    • 提供者:chi
  1. counter_seg_code

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  2. 对于学习FPGA的同学来说计算器分频是必不可少的流程 但是通常将两者配合起来使用是很重要的-It is essential for students to learn FPGA to divide the calculator, but it is important to use them together.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.19kb
    • 提供者:Gent Liu
  1. led_water_keyctrl

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  2. 对于学习FPGA的同学来说按键控制流水灯是必不可少的流程 但是通常将两者配合起来使用是很重要的-It is essential for students to learn the FPGA key control water lamp is the essential process but it is very important to use the combination of the two.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.06mb
    • 提供者:Gent Liu
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