资源列表
code
- 5级流水CPU，可实现除法，逻辑移位，算术移位等高级功能-Five water CPU to perform division, logical shift, arithmetic shift and other advanced features
Dragon-Heart_VERILOG.doc
- 神州龙芯cpu的verilog设计规范，本规范适用于下列三种 Verilog代码文件的编写：1）可综合逻辑部件；2）虚拟部件（Virtual Component--VC）；3）测试模块（testbenches）。-The verilog design specification of BLX cpu
code_VHDL
- 无流水无cache的cpu代码，基于verilog，CPU 芯片的主频是 15.3MHz,FPGA 器件的资源占用率为 28 -cpu code with no water nor cache
code-water-no-cache
- 5级流水无cache的cpu代码，基于verilog，串行，两级流水-cpu code with no water nor cache
16位CPU设计
- 给定指令系统的处理器设计，VHDL语言，包括代码和仿真波形
basics
- 函数化编程思想的应用。与微软F#类似。定义变量函数，利用已定义的进行编程实现功能
dual ram
- 此文件是FPGA工程文件，包含了dualram的设计代码和testbench代码，使用了verilog hdl编写，仿真结果符合设计要求。
counter16
- 16位计数器，有使能功能，可以加减计数，有异步清零位，不用有限状态机-16-bit counter, enable function, you can add and subtract counting, asynchronous clear bits without a finite state machine
ep1c12_29_dds
- DDS设计：该程序完成了在Quartus Ⅱ上使用VHDL语言实现的DDS波形调制设计-DDS Design: The procedure is completed in Quartus ii the DDS waveform modulation design using VHDL language
coding
- FPGA在通信上的运用：基于FPGA的VHDL的HDB3编码-FPGA communications: HDB3 encoding FPGA VHDL-based
drom
- FPGA rom硬件语言文件 用于输出正弦序列数字信号--- megafunction wizard: ROM: 1-PORT -- GENERATION: STANDARD -- VERSION: WM1.0 -- MODULE: altsyncram -- ============================================================ -- File Name: drom.vhd -- Megafunction Na
ep1c12_15_clock
- 数字钟设计：该程序完成了在Quartus Ⅱ上使用VHDL语言实现的24小时数字钟设计-Digital clock design: the process is complete Quartus Ⅱ a digital clock using VHDL language design