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8_RISC_CPU
- risc-cpu，简单的cpu设计,强大的功能简洁的设计，精简化-verilog risc_cpu
daima
- 用VHDL语言设计一个8位加法器： 在八位加法器代码一中：加法器是由两个4位二进制加法器U1和U2组成的8位加法器逻辑电路，其中U1用来装载8位加法器中两个加数的低4位，而U2则用来装载高4位。在设计4位加法器时，定义输入信号量CIN、A、B以及输出信号量S、Cout。定义信号量SINT/AA/BB，将加数A和0并置后赋给AA，加数B和0并置后赋给BB，形成5位二进制数，这是为在做加法时发生溢出所做的处理，然后将加数AA与BB以及进位Cin相加赋给SINT，并将SINT的低4位赋给加数和S输
data_pro
- 用于SD卡通信控制部分的数据收发部分，verilog语言描述-SD cards for some of the data send and receive communication control part, verilog language to describe the
add_overflow
- 一个带overflow功能的加法器的实现，采用Matlab+Simulink
verilog___UART
- Verilog 编写的串口通信模块 带测试代码-Verilog prepared by the serial communication module with a test code
verilog-code5
- 16*8 sram is uploaded
seven_seg
- Verilog, 7segment, ISE
Process-control-module-VHDL-code
- 此为基于FPGA的直流伺服系统的设计，具体为过程控制模块VHDL代码-This is the dc servo system based on FPGA design, specific for process control module VHDL code
DDS
- 用verilog语言实现，DDS信号发生与嵌入式逻辑分析仪的调用，程序功能完整 -Using verilog language, DDS signal generator with embedded logic analyzer called, the program features a complete
ADE7758_1
- 本文件包含对ADE7758芯片进行操作的所有函数，利用单片机的I/O口模拟标准的SPI对ADE7758进行操作。 使用单片机型号：p89v51rd2，护展1K处部RAM 晶振频率：11.0592MHz -For three-phase watt-hour meter
bsr
- this code is for boundary scanning which is used for the testing purpose.
rtl
- 通过verilog实现pc串口和fpga的双向通信。代码是老外写的，非常严谨-the verilog code comnunicate with the pc by serial port