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  1. dianti

    0下载:
  2. 一个vhdl语言写的描述六层电梯的运行,有报警信号。通过了测试
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.27kb
    • 提供者:李叶
  1. sram

    0下载:
  2. 一款基于VHDL语言的静态RAM,RAM大小是128K-a kind of silence RAM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:2.27kb
    • 提供者:
  1. qiangdaqi

    0下载:
  2. 四人抢答器,已通过编译,仿真,包括抢答识别、计分、计时、数字显示等功能。-Four Responder, has passed the compilation, simulation, including the answer in his identification, scoring, timing and digital display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:2.26kb
    • 提供者:majianhui
  1. cordic verilog 求sin cos的源程序

    1下载:
  2. cordic. it's about how to calculate sin and cos with the FPGA!
  3. 所属分类:VHDL编程

    • 发布日期:2013-11-20
    • 文件大小:2.26kb
    • 提供者:warming
  1. ddr

    0下载:
  2. 本人正在学习vhdl语言,买了套开发板,这些是配套光盘里的内容,非常难得,网上找不到的-I was learning VHDL language, bought a set of development boards, which are compatible CD-ROM's content, and very rare. not online! !
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.26kb
    • 提供者:孙强
  1. SRAM

    0下载:
  2. VerilogHDL语言读写SRAM内部数据。SRAM芯片型号为61WV102416ALL,即1024K字,每字16位,共16Mb。工作在100MHz频率下。-VerilogHDL language to read and write internal data SRAM. SRAM chip model 61WV102416ALL, ie 1024K words, each word 16, a total of 16Mb. Work in the 100MHz frequency.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:2.26kb
    • 提供者:于潇宇
  1. uart

    0下载:
  2. 状态机实现的可配置uart模块,经过fpga验证-State machine implementation can be configured to uart module, after verification fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:2.26kb
    • 提供者:sj
  1. key3_key4

    0下载:
  2. 基于CPLD带延时消抖的3*4矩阵键盘程序-Debounce delay of CPLD-based band of 3* 4 matrix keyboard program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:2.26kb
    • 提供者:chen
  1. par_bak

    0下载:
  2. 本程序旨在完成 并口 sram 232串口的通信实验 作者亲测可以使用。程序设计到两个时钟及多进程通讯和单进程状态机的基础模块。-This program is designed to complete the parallel port SRAM 232 serial communication experiment of pro-test you can use. Programming to the basic module of the clock and multi-process c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2.26kb
    • 提供者:shiqingfeng
  1. dianzichen

    0下载:
  2. 应用VHDL语言编写的电子秤程序,并且使用压力传感器-Applications written in VHDL, electronic scale program, and use the pressure sensor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:2.26kb
    • 提供者:林泽宇
  1. ch2ex

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  2. 部分电路模块的VHDL代码,包括组合逻辑与时序逻辑电路-Part of the circuit module VHDL code, including combinational logic and sequential logic circuit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.26kb
    • 提供者:王修杨
  1. filter

    0下载:
  2. 滤波器,经过modelsim仿真得到了正确的结果-Filter through modelsim simulation get the correct result
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.26kb
    • 提供者:刘媛媛
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