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  1. SOPC-yuanchengjiao

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  2. 基于SOPC 技术的以太网远程网桥的设计与实现-SOPC technology based on Ethernet remote bridge' s design and implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:158.69kb
    • 提供者:周勇
  1. CycloneII--FPGA-sep2

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  2. 基于CycloneII 系列FPGA 的数字化弧焊逆变电源的设计-sep2-FPGA-based digital CycloneII series arc welding inverter power supply design-sep2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:567.83kb
    • 提供者:周勇
  1. Enrollment_in_theProgram

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  2. 在altera中所有的program的enrollment-Altera program in the enrollment of all the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:50.88kb
    • 提供者:周勇
  1. FPGA-DDR-SDRA

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  2. 基于FPGA 的DDR SDRAM高速数据采集的应用-DDR SDRAM high-speed FPGA-based data acquisition applications
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:301.67kb
    • 提供者:周勇
  1. SOPC-movie-IP

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  2. 基于SOPC 的视频编解码IP 核的设计-SOPC-based video codec IP core design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:179.59kb
    • 提供者:周勇
  1. QuartusP9.1-hack

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  2. quartus9.1正式版的破解软件,操作简便-quartus9.1 the official version of the cracked software,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1.4mb
    • 提供者:sqf
  1. ALTERA_SRAM_IP

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  2. ALTERA公司的SRAM IP核,加快设计流程-ALTERA company SRAM IP cores, speeding up the design process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:142.82kb
    • 提供者:sqf
  1. ucos_niosii

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  2. 在FPGA硬件体系下,搭建软核处理器NIOSII,进而用NIOSII运行ucos操作系统,从硬件到软件完全实现用户定制-In the FPGA hardware system, the structures of soft-core processor NIOSII, and then run with NIOSII ucos operating system, from hardware to software to fully implement custom
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-02
    • 文件大小:13.78mb
    • 提供者:sqf
  1. additionneur_4

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  2. adder with 4 bit with its test code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:195.17kb
    • 提供者:sab
  1. additionneur_8

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  2. adder of 87 bit with the test code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:104.79kb
    • 提供者:sab
  1. additionneur_n

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  2. adder with n bit lenght with his test code -adder with n bit lenght with his test code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:101.58kb
    • 提供者:sab
  1. counter

    0下载:
  2. counter of n bit with its test code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:205.12kb
    • 提供者:sab
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