资源列表
gain_ctl
- 增益控制程序，可以根据数据的大小调节外部信号的增益，实际使用过。-gain controller
state_machine
- 基于FPGA的 状态机控制步进机代码，实现步进机的运转-Based on the FPGA state machine control stepper machine code
proje2
- it is code for implement the FIFO in VHDL. FIFO is first in first out memory.
led_seg7
- 七段数码管显示实验，通过运行程序可以让数码管，显示不同的数字。-Seven segment digital tube display experiment, through the operation of the program can make digital tube, showing different figures.
能综合的YCrCb2RGB模块（verilog)_采用3级流水线
- 能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算，还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology
fenpin1
- VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
cic_dec_8_three
- cic_dec_8_three CIC 文件的ＶＨＤＬ
ad0809
- 对ad0809的控制代码- ad0809control
adder2
- 此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ，特别是模为 60 的 BCD码加法计数器，这是我目前发现的最优源代码，应用于解码器领域。-This source code is based on the Verilog language def
ALU
- vhdl代码 使用quartus编译 cpu中 alu的设计 可作为课程设计的参考 此为16的运算器-VHDL code using Quartus compiler cpu in alu design of curriculum design can be used as a reference for this for 16 computing device
spi
- 使用verilog 硬件描述语言实现了spi总线协议-Verilog hardware descr iption language used to achieve the spi bus protocol
seller
- 假设饮料只有一种价格为2.5元，硬币有0.5元和1.0元两种，考虑找零，用Verilog描述其控制电路，并用FPGA实现-The assumption that only one type of beverage price of 2.5 yuan and 0.5 yuan coins have two kinds of 1.0 yuan to consider give change, using Verilog descr iption of its control circuits, an